Матросова Анжела Юрьевна

Публикации

Общее число записей - 87
61 Shah T, Singh V., Matrosova A. ROBDD Based Path Delay Fault Testable Combinational Circuit Synthesis //Proceedings of IEEE East-West Design & Test Symposium (EWDTS’2016). Kharkov: IEEE Computer Society, 2016. P. 181-184.
62 Ahlawat S., Tudu J., Matrosova A., Singh V. A High Performance Scan Flip-Flop Design for Serial and Mixed Mode Scan Test //2016 IEEE 22nd International Symposium on On-Line Testing and Robust System Design (IOLTS). Sant Feliu de Guixols, Spain, 2016. P. 233-238. URL:: http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=7604655&isnumber=7604654.
63 Matrosova A., Ostanin S., Kirienko I., Nikolaeva E. A Fault-tolerant Sequential Circuit Design for SAFs and PDFs Soft Errors //2016 IEEE 22nd International Symposium on On-Line Testing and Robust System Design (IOLTS). Sant Feliu de Guixols, Spain: Institute of Electrical and Electronics Engineers Inc., 2016. P. 1-2. URL: http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=7604655&isnumber=7604654.
64 Матросова А.Ю., Кириенко И.Е., Томков В.В., Мирютов А.А. Обеспечение надежности физических систем: выявление мест возможного включения вредоносных подсхем (trojan circuits) в последовательностных схемах //Известия вузов. Физика. 2016. Т. 59, № 8. С. 140-147.
65 Matrosova A., Ostanin S., Andreeva V. Patching circuit design based on reserved CLBs //Proceedings of 2016 IEEE International Conference on Automation, Quality and Testing, Robotics (AQTR). Romania: IEEE Computer Society, 2016. P. 49-54.
66 Матросова А.Ю., Томков В.В., Ахунова Д.И. Использование точных оценок управляемости и наблюдаемости для выявления вредоносных подсхем (Trojan Circuits) в последовательностных схемах //Новые информационные технологии в исследовании сложных структур : материалы 11-й международной конференции, 6–10 июня 2016 г. Томск: Издательский Дом ТГУ, 2016. С. 54-55.
67 Останин С.А., Матросова А.Ю., Кириенко И.Е., Николаева Е.А. Синтез отказоустойчивых последовательностных схем для неисправностей задержек путей //Новые информационные технологии в исследовании сложных структур : материалы 11-й международной конференции, 6–10 июня 2016 г. Томск: Издательский Дом ТГУ, 2016. С. 59-60.
68 Останин С.А., Матросова А.Ю., Буторина Н.Б., Гребнев А.О. Синтез монотонных детекторов для подмножества равновесных кодов //Новые информационные технологии в исследовании сложных структур : материалы 11-й международной конференции, 6–10 июня 2016 г. Томск: Издательский Дом ТГУ, 2016. С. 58-59.
69 Ahlawat S., Tudu J., Matrosova A., Singh V. A New Scan Flip Flop Design to Eliminate Performance Penalty of Scan //2015 IEEE 24th Asian Test Symposium (ATS). Mumbai: IEEE Computer Society, 2015. P. 25-30. http://ieeexplore.ieee.org/xpl/mostRecentIssue.jsp?punumber=7421875.
70 Matrosova A., Ostanin S., Kirienko I., Nikolaeva E. Fault-tolerant high performance scheme design //Proceedings of IEEE East-West Design & Test Symposium (EWDTS’2015). Ukraine, Kharkov: SCITEPRESS, 2015. P. 1-4.
71 Matrosova A.Y., Mitrofanov E.V., Akhynova D.I. Mathematical processing of physics experimental data: Providing reliability of physical systems: Fully delay testable logical circuit design with compact representation of all pdf test pairs // Russian Physics Journal. 2015. Vol. 58, № 9. P. 1321‒1330. DOI: 10.1007/s11182-016-0650-x
72 Matrosova A.Yu., Lipskii V.B. Properties of pairs of test vectors detecting path delay faults in high performance VLSI logical circuits // Automation and Remote Control. 2015. Vol. 76, № 4. P. 658‒667. DOI: 10.1134/S0005117915040104
73 Matrosova A.Yu., Ostanin S.A., Nikolaeva E. A., Kirienko I.E. Fully delay and multiple stuck-at fault testable sequential circuit design // Вестник Томского государственного университета. Управление, вычислительная техника и информатика. 2015. № 4(33). P. 82‒90.
74 Matrosova A.Yu., Mitrofanov E.V., Shah T. Simplification of Fully Delay Testable Combinational Circuits //Proceedings of the 21st IEEE International On-Line Testing Symposium. Danvers, Massachusetts, 2015. P. 44-45. Флэш-диск.
75 Matrosova A.Yu., Ostanin S.A., Kirienko I.E. Increasing Manufacturing Yield Using Partially Programmable Circuits with CLB implementation of Incompletely Specified Boolean Function of the Corresponding Subcircuit //Proceedings of 2015 IEEE 18th International Symposium on Design and Diagnostics of Electronic Circuits & Systems. Belgrade, Serbia: IEEE Computer Society, 2015. P. 267-270.
76 Матросова А.Ю., Липский В.Б. Свойства пар тестовых наборов, обнаруживающих неисправности задержек путей в логических схемах VLSI высокой производительности // Автоматика и телемеханика. 2015. № 4. С. 135‒148.
77 Матросова А.Ю., Останин С.А., Бухаров А.В., Кириенко И.Е. Поиск всех тестовых наборов для неисправности логической схемы и представление их ROBDD-графом //Новые информационные технологии в исследовании сложных структур: материалы Десятой российской конференции с международным участием. Томск: Издательский Дом ТГУ, 2014. С. 53-54.
78 Matrosova A.Yu., Mitrofanov E.V. Fully delay testable sequential circuits and problem of their structural minimization //Proceedings of the 14th Biennial Baltic Electronics Conference. Tallinn, Estonia, 2014. P. 93-96.
79 Matrosova A.Yu., Ostanin S.A., Kirienko I.E. Generating all test patterns for stuck-at faults at a gate pole and their connection with the incompletely specified Boolean function of the corresponding subcircuit //Proceedings of the 14th Biennial Baltic Electronics Conference. Tallinn, Estonia, 2014. P. 85-88.
80 Matrosova A.Yu., Ostanin S.A., Kirienko I.E., Singh V. Partially programmable Circuit Design //Proceedings of IEEE East-West Design & Test Symposium (EWDTS 2014). Kiev, Ukraine, 2014. P. 164-167.